当您为英特尔®Arria®10和Intel®Cyclone®10FPGA生成并编译HDMI设计示例时，由于以下路径的时钟域交叉，您可能会遇到时序违规：
来自节点：
* | hdmi_0 | u_bitec_hdmi_rx | SCDC_TMDS_CONFIG [1]
到节点：
* | hdmi_0 | u_bitec_hdmi_rx | Alignment_Deskewing.hdmi_align_deskew | bit_slip [1] .bitslipper |指数[*]
当您为英特尔®Arria®10和Intel®Cyclone®10FPGA生成并编译HDMI设计示例时，由于以下路径的时钟域交叉，您可能会遇到时序违规：
来自节点：
* | hdmi_0 | u_bitec_hdmi_rx | SCDC_TMDS_CONFIG [1]
到节点：
* | hdmi_0 | u_bitec_hdmi_rx | Alignment_Deskewing.hdmi_align_deskew | bit_slip [1] .bitslipper |指数[*]
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