为什么我在Stratix 10 Hard IP for PCIe上看到错误,或链接培训或变速故障?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我在Stratix 10 Hard IP for PCIe上看到错误,或链接培训或变速故障?

由于ES1和ES2 L-tiles和ES1 H-tiles上用于PCI * Express内核的Intel®Stratix®10Hard IP存在问题,您可能会看到以下内容:

– 在链路训练或速度变化期间,PCIe * Hard IP可能无法链接到L0或达到目标链路速度。当链路没有出现时,LTSSM卡在检测或轮询状态。

– 在L0状态的正常操作期间,接收器可能报告错误。

这两个事件的发生率取决于系统/器件特性和操作条件。

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