为什么lane_act总线显示我的Stratix 10 H-tile Hard IP for PCI Express的链路宽度不正确？-Altera-Intel社区-FPGA CPLD-ChipDebug

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为什么lane_act总线显示我的Stratix 10 H-tile Hard IP for PCI Express的链路宽度不正确？

等级-LV1-ChipDebug

7年前发布

210

由于Intel®Stratix®10H -Tile Production器件上的PCI Express *硬核有问题，您将看到lane_act总线的编码错误，如下表所示：

实际链接宽度	lane_act值	根据用户指南编码链接宽度
X1	5’b1 0000	X16
X2	5’b0 0001	X1
X4	5’b0 0010	X2
X8	5’b0 0100	X4
X16	5’b0 1000	X8

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