为什么在仿真我的Stratix 10 40 Gbps以太网IP内核时,在复位期间没有置位waitrequest信号?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在仿真我的Stratix 10 40 Gbps以太网IP内核时,在复位期间没有置位waitrequest信号?

由于英特尔®Quartus®Prime软件版本17.1中存在问题,在仿真中,即使复位被置位,您也会看到waitrequest信号保持无效(低)。这违反了Avalon®-MM规范,可能会导致某些测试平台出错,但不是功能问题。

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