为什么JESD204B IP Nios控制设计示例的详细说明失败,设置为L = 1?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么JESD204B IP Nios控制设计示例的详细说明失败,设置为L = 1?

由于Qsys与reconfig_ *接口互连存在问题,在Quartus®PrimeStandard版本17.0中详细说明Arria®10JESD204B Nios控制设计示例(L = 1)可能会失败,从而导致Qsys无法生成源代码文件。

其他JESD204B IP设计示例变体,包括L> 1的Nios控制,RTL状态机控制,通用Nios控制和通用RTL状态机控制不受此问题的影响。

解决/修复方法

要解决此问题,请在Quartus Prime安装目录中找到并备份以下TCL文件的副本:

IP / Altera公司/ altera_jesd204 / src目录/ lib中/ phy_adapter / altera_jesd204_phy_adapter_xs_hw.tcl

•使用文本编辑器打开TCL文件。搜索过程xseries_avmm_adapter。

•将$ d_L == 1 OR条件检查添加到xseries_avmm_adapter过程中的if语句中。过程中将出现3次if语句:

变更前:

if {[param_is_true RECONFIG_SHARED]

改变后:

if {[param_is_true RECONFIG_SHARED || $ d_L == 1}

•保存修改后的TCL文件。

•重新启动Quartus Prime软件,创建新项目或重新打开现有项目,并生成Arria 10 JESD204B设计示例。

计划在Quartus Prime软件的未来版本中修复此问题。

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