为什么Arria 10 RapidIO I&II IP核生成测试平台导致输入端口连接错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Arria 10 RapidIO I&II IP核生成测试平台导致输入端口连接错误?

RapidIO I&II用户指南建议使用生成IP仿真模型时生成的工作示例功能仿真测试平台。但是,想要创建自己的测试平台的custers可以使用Qsys中的“Generate Testbench System”选项。

在Qsys生成期间,将看到以下错误:

“错误:<qsys system> _tb。<qsys system> _inst.tx_bonding_clocks_ch0:<qsys system> _inst.tx_bonding_clocks_ch0必须连接到hssi_bonded_clock输出”

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