错误（可抑制）:( vsim-3058）Verilog端口’av_st_din_data’的宽度（83）与其VHDL连接的数组长度（48）不匹配

由于Quartus®Prime软件版本17.0更新1及更早版本中的问题，您可能会在运行基于VHDL的时钟视频输出II IP内核仿真模型时看到上述错误。