错误:18496引脚位置(pad_)的输出太靠近引脚位置(pad_)中的PLL时钟输入引脚()Altera_wiki6年前发布240该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDIntel/AlteraSoCs
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