为自定义Arria10的OpenCL板级支持包时，为什么OpenCL编译器会产生与端口不匹配相关的综合错误？

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6年前发布

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在执行OpenCL导入编译时，由于端口不匹配，用户可能会遇到以下错误

错误（18513）：子分区不实现父分区所需的输出信号

错误（18624）：分区包含其父分区忽略的输出端口

解决/修复方法

为了将内核编译为导入，所有全局内存端口以及静态和PR区域之间的其他添加接口需要在kernel_system.qsys中具有额外的管道阶段

在board_spec.xml中指定addpipe = 1时，OpenCL编译器会自动完成此操作。

这是一个例子：

<！ – 时间戳SRAM，64位数据 – >
<global_mem name =“TS_SRAM”max_bandwidth =“1000”interleaved_bytes =“8”config_addr =“0x100”> <interface name =“board”port =“kernel_timestamp”type =“slave”width =“64”maxburst =“1” address =“0x200000000”size =“0x000000800”latency =“25” addpipe =“1” />
</ global_mem>

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