为什么在生成Quartus Prime 16.1 PCIe CvP模式后无法访问PCIe寄存器？

要解决此问题，请将altera_pcie_a10_hip_161 _ *。v USE_ALTPCIE_PS_HIP_LOGIC参数从1更改为0并重新编译设计。

根据您的设计层次，PCIe IP寄存器传输级（RTL）源通常位于：

./altera_pcie_a10_hip161/synth/*_altera_pcie_a10_hip_161_*.v

改变自：

localparam USE_ALTPCIE_RS_HIP_LOGIC = 1;

至：

localparam USE_ALTPCIE_RS_HIP_LOGIC = 0;

然后，运行完整的编译。

更改此参数后，请勿重新生成PCIe IP内核。重生会覆盖变更。

计划在Quartus Prime软件的未来版本中修复此问题。