SerDes TX PLL需要多长时间才能锁定?-Lattice-莱迪斯论坛-FPGA CPLD-ChipDebug

SerDes TX PLL需要多长时间才能锁定?

对于LatticeECP2M和LatticeECP3,SerDes TX PLL锁定时间取决于PLL_LOL_SET的值和TX参考时钟(REFCLK)的质量。

  1. 假设REFCLK稳定,下面给出的时间是从Quad Reset的释放开始测量的。
    • PLL_LOL_SET =“00”需要140万单位间隔(UI)
    • 448us @ 3.125Gbps
    • 560us @ 2.5Gpbs
  2. 1.12ms @ 1.25Gbps
    • PLL_LOL_SET =“01”或“10”或“11”需要70万UI
    • 224us @ 3.125Gbps
    • 280us @ 2.5Gpbs

560us @ 1.25Gbps

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