哪些类型的问题可能导致PLL失锁？

情况：

对于正确的PLL操作，莱迪思器件中PLL的CLKI输入频率在正常范围内，但PLL偶尔会失锁。

回答：

作为使用LatticeXP2器件的示例，请检查到达PLL输入引脚的CLK信号是否符合LatticeXP2数据手册中给出的CLKI输入规范。

• TIPJIT周期抖动应小于+/- 200ps
• 上升/下降时间应小于1ns

如果CLKI信号通过低通滤波器网络，或者如果CLKI输入也传递到PCB上的其他接收器（附加接收器负载可能导致“欠幅”边沿），则可能违反这两个规范。

如果您担心时钟输入PCB的边沿速度，IBIS仿真可以帮助回答时钟边沿如何看待CLKI输入。

还要检查时钟源本身，它是否具有低抖动和快速边沿输出？
如果没有，您可能会考虑添加时钟驱动程序IC，例如Lattice ispClockdevices。 ispClock器件提供多个高质量低抖动时钟输出和内部源端接。

您可以在上面阅读有关ispClock设备的更多信息
。的ispClock
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