具有UniPHY的Stratix V QDR II和QDR II + SRAM控制器以及具有UniPHY存储器接口的RLDRAM II控制器可能会出现写时序故障Altera_wiki6年前发布120 针对Stratix V器件的存储器接口可能会出现写入设置或写入保持时序故障。 解决/修复方法 运行频率为400MHz或更低的接口的解决方法是启用基于Nios II的高性能定序器，而不是基于RTL的定序器。 FPGAFPGA-CPLDIntel/AlteraSoCs
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