为什么我的第三方PCI Express BFM报告TX EIOS到Electrical Idle(TTX-IDLE-SET-TO-IDLE)时序违规的错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的第三方PCI Express BFM报告TX EIOS到Electrical Idle(TTX-IDLE-SET-TO-IDLE)时序违规的错误?

在使用第三方BFM仿真PCIExpress®的Altera®硬IP作为端点时,可能会报告在发送EIOS和进入Electrical Idle之间的时间的仿真错误。

此案例的Denali BFM错误示例如下所示:

* Denali *错误:<sword_tb.ep1> @ 42853200 ps ::检测到[cfg_0_0](TX)[] PL_TTX_IDLE_SET_TO_IDLE [PCISIG]。 [port_0] .TX:发送器超过了TTX-IDLE-SET-TO-IDLE(20 Gen1-UI)。

此问题仅影响仿真,对硬件没有影响。

根本原因是由于收发器仿真模型仿真PMA定时不准确。

解决/修复方法

修改文件altera_xcvr_fpll_a10.sv以添加时间刻度,如下所示:

ifdef ALTERA_RESERVED_QIS_ES


.pipe12_elec_idle_delay_val   (3 \’B100),


万一

 

3.保存并重新编译仿真

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