在基于DDR3 UniPHY的控制器中启用“额外时序报告时钟”时的时序违规

此问题的解决方法是将<controller>中的“controller”更改为“alt * controller”_p0_report_timing_core.tcl

更改：

至：

如果 { ！ } {
        设置 controller_regs [ get_registers | * alt * controller_ * inst | *]
        设置 inst_other_if
} 其他 {
        set controller_regs [ get_registers | *：* alt * controller _ * inst | *]
        设置 inst_other_if
}

这个问题将在未来的Quartus®II软件的版本。