通用PLL何时首先开始锁定，如何确保输出时钟相位关系正确？

在器件接收到所有配置数据后，Altera®FPGA中的通用PLL初始化，此时PLL启动锁定过程。

如果您希望在上电后保持PLL输出时钟和输入参考时钟之间的相位关系，Altera建议在上电期间输入参考时钟不稳定时置位。

如果没有启用areset端口，在器件完成配置之前（即在CONF_DONE变为高电平之前），确保输入时钟稳定并且在输入频率，占空比和输入抖动的规格范围内是很重要的。否则，PLL可能会锁定相位计数器失去同步，并且输出相位关系可能不正确。强烈建议在您的设计中使用areset端口。