Cyclone V或Arria V DDR3绑定硬核控制器设计的绑定接口上的时序违规是否有效?Altera_wiki6年前发布60 在Cyclone®V或Arria®V中连接两个DDR3硬核存储控制器时,可能会在绑定接口上遇到时序违规。这些违规行为有效。 解决/修复方法 解决方法是为绑定信号插入管道寄存器。 FPGA-CPLDIntel/AlteraSoCs
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