为什么在基于UniPHY的DDR3，DDR2，QDRII / +或RLDRAM II内存控制器设计中，我会看到时序违规并忽略时钟约束警告消息？

基于UniPHY的DDR3，DDR2，QDRII / +和RLDRAM II存储器控制器IP生成的SDC时序约束文件存在已知问题。此SDC文件中使用的create_generated_clock约束与derive_pll_clocks函数调用不兼容。如果您的设计包含另一个可以使用derive_pll_clocks函数的SDC文件，则TimeQuest可能会忽略UniPHY PLL时钟约束并导致内存接口时序违规。

此问题会影响使用Quartus®II10.0 SP1及更早版本的基于UniPHY的内存控制器IP的所有设计。要解决这些Quartus II软件版本中的问题，请确保首先获取UniPHY IP生成的SDC（在设计中的任何其他SDC文件之前）。这可以通过确保QIP文件是“将文件添加到项目”设置窗口和/或QSF文件中引用的第一个设计文件来完成。

Quartus II软件10.1中已修复此问题。重新生成UniPHY IP实例以解决SDC兼容性问题。