警告(205007):将IBIS输出文件中的引脚名称“sstl15i_crio_g50c_r50s1”截断为“sstl15i_crio_g50c_r5”,以符合IBIS 3.2 / 4.0 / 4.1标准-Altera-Intel社区-FPGA CPLD-ChipDebug

警告(205007):将IBIS输出文件中的引脚名称“sstl15i_crio_g50c_r50s1”截断为“sstl15i_crio_g50c_r5”,以符合IBIS 3.2 / 4.0 / 4.1标准

由于Quartus®II12.0中的问题,在为Stratix®V和Arria®V器件生成IBIS模型时可能会出现此警告。如果满足以下条件,则可能会出现此警告:

  • 该设计包含双向引脚,并启用了校准的并行片内匹配(OCT)
  • 您已在“设置”对话框的“ EDA工具设置:板级”类别中打开“ 启用模型选择器”选项
  • 由于此问题,EDA Netlist Writer将校准的并行OCT命名约定添加到双向引脚上生成的IBIS模型的名称。这个较长的名称超出了IBIS规范4.1版允许的字符限制。此外,输出模型已损坏,并且未通过IBIS语法检查。使用受影响的模型时,仿真结果不正确。

    Altera不支持具有并行OCT的双向模型。受影响的模型名称中包含以下字符串之一:

    • crio_g50c
  • ctio_g50c
  • Altera仅支持具有并行OCT的输入模型。正确的模型名称中包含以下字符串之一:

    • cin_g50c
    • crin_g50c
    • ctin_g50c

    解决/修复方法

    要在Quartus II软件12.0中为Stratix V和Arria V器件生成正确的IBIS模型,以便在双向引脚上使用并行OCT,请关闭Enable model selector选项。关闭此选项允许EDA Netlist Writer为具有正确输出缓冲行为的双向引脚生成IBIS模型。

    此外,如果您的设计仅在双向引脚上使用并行OCT而不在仅输入引脚上,请执行以下任一步骤以生成输入并行OCT模型:

    • 在设计的顶层创建测试输入引脚。将所需的I / O标准和输入终端分配给测试输入引脚并编译项目。由于EDA Netlist Writer仅在双向引脚上生成输出缓冲器模型,因此需要添加仅输入引脚来生成输入并行OCT模型。
    • 或者,使用仅输入引脚创建一个简单的测试项目,并分配所需的I / O标准和输入终端以生成并行OCT模型。

    Quartus II软件版本12.0sp1中修复了此问题。

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