CPRI宏功能中的HDLC Rx缓冲区有多深?Altera_wiki6年前发布130 当在CPRI宏功能模块中启用高级数据链路控制(HDLC)模块时,HDLC控制器模块包含一个用于在慢速控制和维护通道上显示的HDLC流程的接收缓冲区。 HDLC缓冲区的深度为512 x 32字。 FPGA-CPLDIntel/AlteraSoCs
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