在Cyclone®V或Arria®VSoC FPGA中，RGMII发送时序参数Td（TX_CLK至TXD / TX_CTL输出数据延迟）指定为-0.85至0.15 ns，超出了行业标准规范。在简化千兆位媒体独立接口规范（版本2.0）中，与Td具有相同定义的TskewT（数据到时钟输出偏斜）定义为-500ps至500ps。这种时序违规将导致HPS EMAC RGMII接口与某些供应商的PHY之间的互连问题。
解决/修复方法
我们建议选择能够调整其输入时序的PHY。例如，选择Realtek的RTL8212串行PHY，它提供TXDLY / RXDLY引脚来调整其输入/输出时钟延迟;选择Micrel的KSZ9021串行PHY，它提供RGMII Pad Skew寄存器，以0.12ns的步长调整信号的偏移。这两种方法都会增加信号的附加延迟以补偿输出偏移，这可以消除客户板中的定时误差。
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