错误：.hps_0：“HPS到FPGA用户<0,1,2>时钟频率”（S2FCLK_USER <0,1,2> CLK_FREQ）<频率>超出范围：<osc1频率> – 100.0-Altera-Intel社区-FPGA CPLD-ChipDebug

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错误：.hps_0：“HPS到FPGA用户<0,1,2>时钟频率”（S2FCLK_USER <0,1,2> CLK_FREQ）<频率>超出范围：<osc1频率> – 100.0

等级-LV1-ChipDebug

6年前发布

100

由于Quartus®II14.0中的问题，Qsys错误地将HPS用户时钟的最小频率限制为外部参考时钟（OSC1 / 2）的频率。

解决/修复方法

要解决此问题，请在运行make以构建Software预加载器之前手动编辑<BSP> /generated/pll_config.h文件中用户时钟的PLL设置。

有关手动编辑pll_config.h的信息，请参阅www.Rocketboards.org上的Preloader Clocking Customization页面

Quartus II软件的下一个版本已经解决了这个问题

FPGA-CPLD Intel/Altera SoCs

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