使用Altera®配电网络（PDN）工具时， 自动去耦模式可能会导致Zeff过高如果用户输入的PCB参数导致PDN效率低下，并且要通过该PCB去耦的电流，则可能会发生这种情况。不切实际的高。
由于PCB和电流参数较为困难， 自动去耦模式将继续添加去耦电容，直到它确定它们的影响可以忽略不计，从而产生数百个电容。具有类似性能的去耦方案可以用更少的电容器手动实现。
解决/修复方法
除了手动去耦之外，您还可以通过准确估算当前要求并提高PCB效率来减少去耦负担。
您可以通过以下方式降低PCB电流要求：
- 估算Altera早期功耗估算器（EPE）中的实际电流要求。
- 为EPE中的逻辑输入真实的“切换率”数字。不切实际的高切换率会显着增加动态电流要求。
- 在EPE中输入现实的逻辑要求。
- 在EPE中输入实际的时钟频率。
- 使用Quartus®II软件（Power Play Power Analyzer）PPPA和.vcd仿真条目进行精确的电流需求估算。
- 考虑共享电源轨的均方根平均（RSS）平均值。有关此方法的详细信息，请参阅PDN工具的“简介”选项卡。
通过以下方式可以提高PCB的效率：
- 通过降低电介质厚度来增加电源（PWR）和接地（GND）平面对的平面间电容。
- 通过增加其表面积来增加PWR和GND平面对的平面间电容。
- 通过将它们移动到靠近安装FPGA的PCB表面，减少从PWR和GND平面对到FPGA的环路电感。
- 通过将高频去耦电容放置在最接近平面的PCB表面上，减小从高频去耦电容到PWR和GND平面对的回路电感。
- 使用Via On Side（VOS）代替Via On End（VOE）电容器安装拓扑，以帮助实现高频。
- 使用超低（有效串联电感）ESL安装电容器来帮助实现高频率。例如X2Y包装样式。
- 使用超低（有效串联电阻）ESR大容量电容器来帮助低频，
- 考虑使用更少ESL的更大过孔。
逼真的工具输入可以使分离更容易实现。以下因素会影响Ztarget的计算：
- 动态电流的增加会减少Ztarget，并且难以实现去耦。请参阅上面的指南。
- 在PDN工具中输入逼真的噪声“或波纹图。噪声系数应取自PDN工具”简介“选项卡中的器件和轨道特定表。您不应使用器件数据表中的DC规范。不切实际的纹波要求减少Ztarget并使解耦变得困难。
- 在PDN工具中输入实际瞬态％数字。应从PDN工具的“简介”选项卡中的器件和轨道特定表中获取tansient％数字。不切实际的瞬态％要求会减少Ztarget并使分离变得困难。
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