为什么我的DDR3 UniPHY控制器的tRCD比预期的要大？

您可能会看到DDR3 UniPHY四分之一速率内存控制器中的tRCD延迟大于预期，因为事务是由控制器时钟生成的，控制器时钟以内存时钟速率的四分之一（1 ctl_clk = 4 mem_ck）运行。控制器能够为每个控制器时钟发出2个命令，一个命令如ACTIVATE或PRECHARGE，一个列命令如WRITE或READ。当tRCD为11时，引用11 mem_ck或2.75（11/4）ctl_clk。该值向上舍入为3 ctl_clk或12 mem_ck。另外，每个控制器时钟可以分为四个阶段，每个控制器时钟发生一个每个mem_ck周期的阶段。控制器设计用于在每个控制器时钟周期的第三阶段期间在第一阶段和列命令期间发送行命令。这为tRCD增加了2个延迟mem_ck。对于此示例，tRCD的最终延迟为12 + 2或14 mem_ck。