Stratix V和Arria V器件的ALTREMOTE_UPDATE宏功能是否存在已知问题？-Altera-Intel社区-FPGA CPLD-ChipDebug

Stratix V和Arria V器件的ALTREMOTE_UPDATE宏功能是否存在已知问题？

Altera_wiki等级-LV1-ChipDebug6年前发布
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是的，Stratix®V和Arria®V器件的ALTREMOTE_UPDATE宏功能存在已知问题。 Stratix V和Arria V器件的WYSIWYG原子中stratixv_rublock和arriav_rublock的逻辑原子定义定义不正确。因此，宏功能将无法在这些器件中正常运行。

解决/修复方法

Quartus®II11.1SP2或更高版本中已修复此问题。

如果您使用的是11.1SP2之前的Quartus II软件版本，请使用Quartus II软件版本11.1SP2或更高版本重新编译您的设计。

FPGA-CPLDIntel/AlteraSoCs
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