为什么我的Cadence NCSim Cyclone V PCIe仿真无法完成，卡在L0？-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的Cadence NCSim Cyclone V PCIe仿真无法完成，卡在L0？

Altera_wiki等级-LV1-ChipDebug6年前发布
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由于使用Cadence®NCSim®仿真用于PCIExpress®的Cyclone®VHard IP时出现问题，因此必须更新仿真模型。

解决/修复方法

要解决此问题，请下载这些文件UpdatedCycloneVModelFiles.zip并替换位置<您的Quartus版本> \ quartus \ eda \ sim_lib \ cadence中的现有文件

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