我可以在顶级包装文件中实例化主/从DDR3 UniPHY示例设计吗？

是的，您可以在顶级包装器文件中实例化主/从DDR3 UniPHY示例设计，但您必须更改<corename> _ <slaveinstance> _p0_timing.tcl文件中的master_instname以反映主服务器的新层次结构。如果不这样做，它将在编译期间导致几个忽略的约束警告，并且DDR3接口可能无法满足时序。

在Quartus®II11.1及更高版本中，当您为主DDR3控制器生成示例设计时，示例设计将包含两个DDR3实例。实例IF0是主控制器，实例IF1是从控制器。从控制器的p0_timing.tcl文件将master_instname变量设置为master的实例名称，如下所示：

set :: master_instname“if0”

如果将主/从示例设计放在顶级包装器文件中，则必须修改<corename> _ <slaveinstance> _p0_timing.tcl文件以反映新的层次结构级别。例如，如果DDR3内核名为“ddr3_test”，并且示例设计放在具有实例名称“ddr3_test_inst”的顶级包装中，则必须修改ddr3_test_if1_p0_timing.tcl文件中的master_instname变量，如下所示：

set :: master_instname“ddr3_test_inst | if0”

进行更改后，重新编译设计。您不应再看到DDR3内核的忽略约束，TimeQuest中的Report DDR报告应该满足所有时序。