如何重置Arria V和Cyclone V器件中ALTLVDS_RX宏功能的bitlip?-Altera-Intel社区-FPGA CPLD-ChipDebug

如何重置Arria V和Cyclone V器件中ALTLVDS_RX宏功能的bitlip?

从Quartus®II软件版本12.1开始,Arria®VGX,GT,SX和ST器件以及Cyclone®V器件不支持ALTLVDS_RX宏功能的rx_cda_reset输入端口。通过断言pll_areset将bitlip(也称为数据对齐)设置为零延迟位置(重置)。

注意,当pll_areset被置位时,RTL仿真模型不会重置bitlip。这只是RTL仿真模型的一个问题。 RTL仿真模型计划在Quartus II软件的未来版本中修复。

解决/修复方法

当在门级仿真和硬件中声明pll_areset时,bitlip延迟将被设置为零位置。
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