当fPLL用作Tx PLL以及通用PLL时,为什么Arria V,Cyclone V或Stratix V器件收发器无法正常工作?-Altera-Intel社区-FPGA CPLD-ChipDebug

当fPLL用作Tx PLL以及通用PLL时,为什么Arria V,Cyclone V或Stratix V器件收发器无法正常工作?

当fPLL用作Tx PLL时,Arria®V,Cyclone®V或Stratix®V器件收发器可能无法正常工作,如果VCO频率不正确,则可能无法正常工作。

解决/修复方法

使用fPLL作为Tx PLL时,应确保选择支持输入Native PHY IP的数据速率的VCO频率。由fPLL输出的其他通用时钟应基于相同的VCO频率。

可以在Quartus®IIFitter报告中检查fPLL VCO频率。

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