当Stratix V,Arria V和Cyclone V收发器器件的“使能简化数据接口”被禁用时,Native PHY rx_parallel_data和tx_parallel_data总线的有效位映射是什么?-Altera-Intel社区-FPGA CPLD-ChipDebug

当Stratix V,Arria V和Cyclone V收发器器件的“使能简化数据接口”被禁用时,Native PHY rx_parallel_data和tx_parallel_data总线的有效位映射是什么?

当针对Stratix®V,Arria®V和Cyclone®V收发器器件禁用“启用简化数据接口”时,Native PHY rx_parallel_data和tx_parallel_data总线的有效位映射列在收发器Native PHY Megawizard™消息窗格中。

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