Altera_PLL宏功能产生的输出时钟频率有多精确?-Altera-Intel社区-FPGA CPLD-ChipDebug

Altera_PLL宏功能产生的输出时钟频率有多精确?

Altera_PLL宏功能将显示有关其提供所需输出时钟频率能力的两条消息之一。如果实际输出时钟频率在请求的输出时钟频率的0.5Hz范围内,则消息窗口将显示以下内容:

“信息:fpll:能够用用户设置实现PLL”

如果实际输出时钟频率大于请求的输出时钟频率的0.5Hz,将显示以下消息:

“警告:fpll:能够实现PLL – 实际设置与请求的设置不同”

要确定以整数模式工作的PLL的实际输出时钟频率,可以使用 锁相环基础,锁相环中 显示的公式

要确定以分数模式运行的PLL的实际输出时钟频率,可以参考下面的相关解决方案。

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