如何在外部PLL模式下为Stratix V，Arria V和Cyclone V器件实现ALTLVDS？

ALTLVDS_RX和ALTLVDS_TX宏功能开始支持Strausx®V器件的Quartus®II11.0软件中的外部PLL模式选项。以下说明适用于Stratix V，Arria®V和Cyclone®V器件。

Altera_PLL输出时钟相移和占空比将取决于接口的数据速率和反序列化/序列化因子。下面的示例设置相移，假设时钟和数据在器件的引脚处进行边沿对齐。

不使用DPA和soft-CDR模式时，ALTLVDS_TX和ALTLVDS_RX的Altera_PLL时钟要求：

• C0：
• 频率=数据速率
• 相移= -180 + 360度
• 工作周期= 50％
• 连接到ALTLVDS_TX的tx_inclock端口和ALTLVDS_RX的rx_inclock端口
• C1：
• 频率=数据速率/序列化因子
• 相移= [（序列化因子-2）/序列化因子] * 360度
• 占空比= 100 /序列化因子
• 连接到ALTLVDS_TX的tx_enable端口和ALTLVDS_RX的rx_enable端口
• C2：
• 频率=数据速率/序列化因子
• 相移= [（-180 /序列化因子）+ 360度]
• 工作周期= 50％
• 用作tx和rx的并行数据寄存器的coreclock，并连接到ALTLVDS_RX的rx_syncclock端口（仅当接收器需要rx_syncclock时）

使用DPA和soft-CDR模式时ALTLVDS_RX的Altera_PLL时钟要求（不适用于Cyclone V器件）：

• C0-C2与不使用DPA或soft-CDR模式时相同
• C3是C0设置的副本，并连接到ALTLVDS_RX的rx_dpaclock输入端口

当使用DPA和soft-CDR模式时，Altera_PLL的锁定输出端口必须反转并连接到ALTLVDS_RX宏功能的pll_areset端口。

对于其他时钟和数据相位关系，Altera建议您首先实例化ALTLVDS_RX和ALTLVDS_TX接口，而不使用外部PLL模式选项，编译Quartus II软件中的宏功能，并记下频率，相移和占空比设置对于每个时钟输出。这些列在Compilation => Fitter => Resource Section => PLL Usage Summary报告中。在Altera_PLL宏功能中输入这些设置，然后将相应的输出连接到ALTLVDS_RX和ALTLVDS_TX宏功能。