为什么TimeQuest时序分析器在运行derive_pll_clocks命令后会产生错误的PLL输出时钟频率？

由于Quartus®II11.1 SP2及更早derive_pll_clocks中的问题，TimeQuest时序分析器中的derive_pll_clocks命令可能会为某些PLL配置生成频率不正确的时钟。此问题会影响针对Arria®V，Cyclone®V和Stratix®V器件的设计。

如果derive_pll_clocks命令与-create_base_clocks选项一起使用，则输入时钟频率可能是正确频率的一半。如果输入时钟已由用户定义，则PLL输出时钟可能是正确频率的两倍。

此问题仅影响时序分析。器件上实现的PLL具有正确的乘法或除法因子。