为什么启用CvP时,PCI Express的Avalon-MM Hard IP显示性能较低?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么启用CvP时,PCI Express的Avalon-MM Hard IP显示性能较低?

使用Quartus®II14.0及更早版本生成的用于PCIExpress®的Altera®Avalon®-MM硬IP在启用配置协议(CvP)时显示较低的吞吐量。出现此问题是因为PCIe Hard IP和Avalon-MM网桥中的信用计数器未同步。对于CvP,在编程结构之前加载PCIe外围器件。在编程外围器件后,FPGA会发送和接收PCIe数据包。此交互增加了PCIe Hard IP中的信用计数器。此后不久,结构加载了默认的信用计数器值,导致两个计数器之间不匹配。

解决/修复方法

计划在Quartus II软件的未来版本中修复此问题。

要在Quartus II 14.0及更早版本中解决此问题,请在RTL中进行以下更改。

在文件altpciexpav_stif_tx_cntrl.v中,更改以下行:

np_header_avail_reg <= np_header_avail;

至:

np_header_avail_reg <= 1’b1;

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