当四分之一速率模式下的UniPHY DDR3控制器工作在或接近外部存储器接口规范估算工具 （HTML）中指定的最大频率时，您可能会看到从四分之一速率时钟域到半速率的核心时序路径上的时序违规时钟域。这些路径的格式为： *qr_to_hr|dataout_r*至*hr_to_fr*
解决/修复方法
过度约束这些路径可以有助于时序收敛。要为fitter过度约束这些路径而不是静态时序分析，请在Synopsys Design Constrains（ .sdc ）文件中包含此约束。
#Overconstraining QR to HR clock domain
此约束将这两个节点之间的最大延迟设置为非常短的延迟，这会导致Quartus IIfitter优先考虑这些路径。
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