警告（12010）：实体实例化“ALTLVDS_RX_component”上的端口“rx_fifo_reset”连接到宽度为1的信号。模块中信号的正式宽度为 。额外的位将由GND驱动。-Altera-Intel社区-FPGA CPLD-ChipDebug

警告（12010）：实体实例化“ALTLVDS_RX_component”上的端口“rx_fifo_reset”连接到宽度为1的信号。模块中信号的正式宽度为 。额外的位将由GND驱动。

Altera_wiki等级-LV1-ChipDebug6年前发布
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Quartus®II10.0软件中的ALTLVDS_RX宏功能无法为rx_fifo_reset正确创建所需数量的输入端口。此端口的宽度应等于通道数。

解决/修复方法

要解决此问题，请在设计中打开ALTLVDS_RX宏功能的HDL变体文件，并手动编辑rx_fifo_reset的端口宽度。

端口宽度应遵循[number_of_channels-1：0]的格式。

Quartus II软件10.0SP1中修复了此问题。

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