为什么local_cal_success变高但local_init_done在硬件内存控制器的RTL仿真期间保持低电平?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么local_cal_success变高但local_init_done在硬件内存控制器的RTL仿真期间保持低电平?

local_cal_success或Cyclone®V器件中运行基于UniPHY的硬核存储控制器的RTL仿真时,您可能会发现local_cal_success变高但local_init_done保持低电平。 local_init_done信号由硬件存储器控制器根据afi_cal_success输入的内部同步版本afi_cal_successlocal_init_donelocal_cal_success信号应该具有相同的行为。但是,如果多端口前端(MPFE)的时钟输入或复位输入未正确连接,它们可能会有不同的行为。

解决/修复方法

确保MPFE时钟和重置端口连接正确。

请登录后发表评论

    没有回复内容