当SCLR寄存器输入发生异步转换时，为什么寄存器输出变为高电平？

由于同步清零（SCLR）寄存器输入上由高到低转换产生的毛刺，可能会发生此问题。

在资源属性编辑器中，看起来有一个AND门可以防止SCLR寄存器输入上从高到低转换的任何毛刺。然而，即使AND门的另一个输入保持低电平，SCLR逻辑的这种图形表示也不能保证避免毛刺。如果在寄存器的建立和保持窗口期间发生此毛刺，则寄存器的输出可能会在一个时钟周期内变高。

Altera建议您不要在SCLR路径上使用异步逻辑。要避免此问题，请同步SCLR信号并确保路径满足其设置和保持要求。

另外，您也可以使用以下步骤禁用在Quartus®II软件SCLR路径：

1. 在“任务”菜单上，单击“设置”
2. 单击分析和综合设置
3. 点击更多设置…
4. 选择 允许同步控制信号
5. 选择关

此问题影响的Stratix®系列，Arria®系列，旋风®系列和MAX®II器件。