为什么Altera PHYLite动态重配置地址映射中的保留值在仿真期间与用户指南中发布的保留值不同?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Altera PHYLite动态重配置地址映射中的保留值在仿真期间与用户指南中发布的保留值不同?

如果您参考Altera PHYLite并行接口IP核用户指南版本2015.01.28及更早版本,您可能会看到表11中所述的Avalon地址R / W [23:21]的保留值:地址映射为3’h2。但是,仿真结果显示3’h4与用户指南不匹配。问题是由于用户指南中陈述了错误的值。

用户指南仿真

阿瓦隆地址[23:21] 3’h2(不正确)3’h4(正确)

解决/修复方法

对于地址映射表中的所有功能,用户指南中的Avalon地址R / W [23:21]将从3 \ h2更新为3 \’h4。

此问题计划在Altera PHYLite for Parallel Interfaces IP Core用户指南的下一个发行版中得到修复

表11:地址映射

特征

引脚输出相位3 \’h4 ,lane_addr [7:0],引脚{4:0],8 \’D0}

引脚PVT补偿输入延迟3 \’h4 ,lane_addr [7:0],4 \’hC,lgc_sel [1:0],pin_off [2:0],4 \’h0}

Strobe PVT补偿输入延迟3 \’h4 ,lane_addr [7:0],4 \’hC,lgc_sel [1:0],3 \’h6,4 \’h0}

选通启用阶段3 \’h4 ,lane_addr [7:0],4 \’hC,lgc_sel [1:0],3 \’h7,4 \’h0}

选通启用延迟3 \’h4 ,lane_addr [7:0],4 \’hC,9 \’h008}

读取有效延迟3 \’h4 ,lane_addr [7:0],4 \’hC,9 \’h00C}

内部VREF代码3 \’h4 ,lane_addr [7:0],4 \’hC,9 \’h014}

{ID [3:0],

3 \’H4,lane_

ADDR [7:0],销{4

:0],8 \’D0}

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