Altera_PLL和Altera_PLL_RECONFIG宏功能的scanclk和mgmt_clk支持的频率是多少？-Altera-Intel社区-FPGA CPLD-ChipDebug

Altera_PLL和Altera_PLL_RECONFIG宏功能的scanclk和mgmt_clk支持的频率是多少？

Altera_wiki等级-LV1-ChipDebug6年前发布
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Altera_PLL和Altera_PLL_RECONFIG宏功能使用的scanclk和mgmt_clk支持的频率由 相应器件数据表中的fDYCONFIGCLK 定义 。

fDYCONFIGCLK是动态配置时钟。

FPGA-CPLDIntel/AlteraSoCs
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