为什么我的altera_pll的输出时钟是仿真中预期输出频率的两倍？

Altera_wiki

6年前发布

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由于Quartus®II12.0及更高版本中的问题，Altera PLL Megafunction实例可能会在仿真时产生两倍于预期频率的PLL输出时钟。

注意：这只是一个仿真问题。

解决/修复方法

要解决此问题，请按照以下步骤操作：

在文本编辑器<变体名称> _sim / <变体名称>。<vho / vo>中打开生成的仿真模型
搜索文本pll_vco_div
pll_vco_div参数为2 （可能错误地设置为1 ）

例如：

Verilog： <variation name>_sim/<variation name>.vo

之前：

<variation name>_altera_pll_altera_pll_<instance ID>.pll_vco_div = 1,

后：

<variation name>_altera_pll_altera_pll_<instance ID>.pll_vco_div = 2,

VHDL： <variation name>_sim/<variation name>.vho

之前：

pll_vco_div => 1,

后：

pll_vco_div => 2,

从Quartus II软件版本12.1开始，这个问题就出现了。

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