内部错误:子系统:VPR20KMAIN,文件:/ quartus / fitter / vpr20k / vpr_common / cbe_block_creator.c,行:2945-Altera-Intel社区-FPGA CPLD-ChipDebug

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如果您的设计包含ALTIOBUF宏功能并且选择了启用输入缓冲器动态延迟链选项,并且宏功能直接连接到用户编码的DDR输入逻辑,则可能会在Quartus®II10.0及更早版本中发生此错误。此错误会影响支持动态延迟链选项的所有器件系列,包括Stratix®III,Stratix IV和Stratix V器件。

动态延迟链的实现要求ALTIOBUF宏功能模块直接连接到IO单元中的专用DDR输入寄存器。但是,Quartus II软件不支持推断专用DDR输入寄存器。

若要解决此问题,请将用户编码的DDR输入逻辑替换为可使用MegaWizard™插件管理器生成的ALTDDIO_IN宏功能等效项

计划在Quartus II软件的未来版本中修复此问题。

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