如果在PCIe设计中从两个不同的PLL生成fixedclk和reconfig_clk，如何控制offset_cancellation_reset端口？

如果你有两个叫做PLL1和PLL2的PLL，以及一个名为sysclk的引脚的自由运行时钟源。

如果PLL1使用sysclk导出50MHz reconfig_clk并在reconfig_clk稳定后断言pll1_locked信号。

对于PCIe内核，重配置模块必须保持复位状态，直到这两个时钟都稳定为止。因此，必须设置其输入offset_cancellation_reset，直到pll1_locked和pll2_locked都被置位。因此，offset_cancellation是pll1_locked和pll2_locked的反转。

在Verilog中，逻辑看起来类似于以下内容：

当重配置模块未复位时，它将启动offset_cancellation过程以设置收发器的RX侧并置位“BUSY”标志。完成此过程后，重配置块控制器将置低BUSY标志。