错误(169182):无法将I / O引脚DCLK置于引脚位置 – 可能与I / O引脚的开关耦合引脚位置采用I / O标准3.3V LVTTL-Altera-Intel社区-FPGA CPLD-ChipDebug

错误(169182):无法将I / O引脚DCLK置于引脚位置 – 可能与I / O引脚的开关耦合引脚位置采用I / O标准3.3V LVTTL

如果在QFP封装的Cyclone®III和Cyclone IV E器件中的DCLK引脚位置和QFN封装中的Cyclone IV GX器件旁边分配了另一个具有3.0V或3.3VI / O标准的引脚,您将看到此错误消息。

这是对所选I / O标准输入和输出与QFP(Cyclone III和Cyclone IV E)和QFN(Cyclone IV GX)封装上的DCLK引脚接近的限制。如果I / O使用3.0V或3.3VI / O标准,则I / O和DCLK之间必须有一个分离垫,用于QFP和QFN封装。因此,您应该小心不要在DCLK引脚位置旁边分配3.0V或3.3VI / O标准的引脚。 2.5VI / O标准允许与DCLK引脚相邻。

此I / O布局限制是为了最大限度地降低从相邻I / O到DCLK引脚的噪声耦合。因此,Quartus®II软件会检查此限制。

如果问题引脚具有非常低的翻转率(例如复位引脚),则可以在该单端引脚上应用0MHz的I / O MAX TOGGLE RATE分配来绕过此错误消息。

不建议将0MHz的I / O MAX TOGGLE RATE设置应用于任何有源切换引脚。 Quartus II软件中的引脚布局规则是强制执行的,以确保噪声信号不会破坏相邻信号。如果您选择在切换引脚上使用I / O MAX TOGGLE RATE设置以绕过这些放置规则,则您的设计可能无法正常工作。

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