在Stratix V GX / T和Arria V GZ器件上执行ATX PLL校准之前,收发器参考时钟是否需要稳定?Altera_wiki6年前发布110该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGA-CPLDHSIOIntel/AlteraSoCs
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