警告(12010):实体实例化“ALTLVDS_RX_component”上的端口“rx_dpa_locked”连接到宽度为1的信号。模块中信号的正式宽度为 。额外的位将悬空而没有任何扇出逻辑。-Altera-Intel社区-FPGA CPLD-ChipDebug

警告(12010):实体实例化“ALTLVDS_RX_component”上的端口“rx_dpa_locked”连接到宽度为1的信号。模块中信号的正式宽度为 。额外的位将悬空而没有任何扇出逻辑。

Quartus®II10.0软件中的ALTLVDS_RX宏功能无法为rx_dpa_locked正确创建所需数量的输出端口。此端口的宽度应等于通道数。

要解决此问题,请在设计中打开ALTLVDS_RX宏功能的HDL变体文件,并手动编辑rx_dpa_locked的端口宽度以及连接到rx_dpa_locked的所有sub_wire总线。

端口宽度应遵循[number_of_channels-1:0]的格式。

解决/修复方法

Quartus II软件10.1中修复了这个问题。

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