使用Stratix V或Arria V GZ收发器器件的ATX PLL时,为什么会看到增加的低频抖动?-Altera-Intel社区-FPGA CPLD-ChipDebug

使用Stratix V或Arria V GZ收发器器件的ATX PLL时,为什么会看到增加的低频抖动?

由于Quartus®II软件存在问题,使用Stratix®V或Arria®VGZ收发器器件的ATX PLL时,可能会发现低频抖动增加。

Quartus II软件将ATX PLL带宽设置为“低”,这可能导致200kHz – 1.5MHz范围内的抖动增加。这可以降低具有低抖动带宽跟踪能力的第三方接收器CDR的裕量。

解决/修复方法

要解决此问题,可以使用QSF分配将ATX PLL带宽设置设置为“中”。

set_instance_assignment -name PLL_BANDWIDTH_PRESET MEDIUM -to <ATX PLL实例>

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