为什么我无法将3.3 V输入分配给VCCIO连接到2.5V的bank-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我无法将3.3 V输入分配给VCCIO连接到2.5V的bank

3.3V LVTTL和3.3V LVCMOS标准支持连接到3.3V,3.0V或2.5V的VCCIO,用于Arria®V和Stratix®V器件系列的输入操作。

在Quartus®II软件的版本11.0和11.1中,为引脚分配标准要求VCCIO连接到2.5V(例如2.5 V输出)和3.3 V LVCMOS / LVTTL输入将导致fitter错误。

解决/修复方法

对需要3.3V LVCMOS / LVTTL标准的输入进行2.5V的I / O标准分配。

2.5V标准输入规格与3.3V规格相同,只是Vil为0.7V而不是0.8V。有关输入电压阈值的更多信息,请参见器件数据表:

Stratix V器件的 直流和开关特性 (PDF)

Arria V器件的器件数据表 (PDF)

这个问题将在Quartus II软件的未来版本中修复。

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