为什么我的DDR2 UniPHY控制器接口只有50％的效率用于背靠背读取或写入命令？

DDR2 UniPHY和ALTMEMPHY内核使用的高性能控制器II（HPCII）在每个其他控制器时钟周期（ afi_clk ）上发出背靠背读/写命令。

如果半速率控制器的突发长度设置为4，则控制器将仅使用总线上最大效率的50％。这是半速率控制器对于4实现的突发长度的预期行为。