为什么我的PLL输出在TimeQuest时序分析器中的相移不正确?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的PLL输出在TimeQuest时序分析器中的相移不正确?

由于Quartus®II软件存在问题,TimeQuest时序分析器可能会计算出PLL输出时钟的错误相移。当您在PLL参考时钟上使用具有非零相移的derive_pll_clocks时,Arria®V,Cyclone®V和Stratix®V设计中会出现此问题。

解决/修复方法

若要解决此问题,请执行以下操作之一:

  • 使用输出时钟上的相移设置,而不是相移PLL中的参考时钟。
  • 使用create_generated_clock约束而不是使用derive_pll_clocks.来约束PLL输出derive_pll_clocks.
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